COMBO ||| AHB Verilog 예제
카테고리	FPGA/SoC
작성자	박근영	아이피	163.239.199.164
작성일	10-07-05 15:07	조회수	3778
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Combo 3를 사용하고 있습니다. FPGA 쪽에 IP를 설계하여 붙여보려고 하는데요.. AMBA Master/Slave 에 관한 Verilog 예제가 있었으면 좋겠습니다. 교재도 예제도 VHDL로 되어 있어서 Verilog 를 사용하는 입장에서 여러움이 있습니다. Master/Slave Wrapper 설계하는데 참고될만한 Veriog 예제 있으면 올려주세요..

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