[re]COMBO ||| AHB Verilog 예제
카테고리	FPGA/SoC
작성자	HB_SoC	아이피	119.203.239.47
작성일	10-10-18 15:50	조회수	3293
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문의하신 Verilog HDL 예제에 대한 자료는 현재 준비되어 있지 않습니다. 자료가 작성되는 대로 업로드 하겠습니다. 즐거운 하루 되세요.. > Combo 3를 사용하고 있습니다. FPGA 쪽에 IP를 설계하여 붙여보려고 하는데요.. AMBA Master/Slave 에 관한 Verilog 예제가 있었으면 좋겠습니다. 교재도 예제도 VHDL로 되어 있어서 Verilog 를 사용하는 입장에서 여러움이 있습니다. Master/Slave Wrapper 설계하는데 참고될만한 Veriog 예제 있으면 올려주세요..

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