안녕하세요~. FPGA를 공부하는 학생인데요. 막히는
부분이 있어서 이렇게 글을 남깁니다.
다름이 아니라 EPF10K200SRC240-1로서 시리얼 데이
터를 받아서 FIFO에 저장을 해서 출력을 하는 프로
그램을 작성하였습니다. 시뮬레이션 상에서 실행하
였을때는 일정 메모리에 다 저장되었을 경우에
WRFULL(Write Full) 신호가 High로 Enable되는데
Logic Analyzer로 찍어서 출력을 해본 결과 약16ms
정도로 구형파 형태의 파형이 나왔습니다. 항상
High가 나오지 않는 이유가 궁금합니다. 빠른 답변
부탁 드립니다. 더운데 몸 조심하십시요.
ps) Fifo 저장에 필요한 WRCLK은 40MHz를 분주하여
1.5MHz를 사용 하였고, RDCLK와 ACLR은 (GND)로
연결하였습니다.
